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    劣質不合格晶振參數異常及對電路影響(含晶振不良品解剖圖)

    晶振的一些參數并非固定絕對值,大部分會隨工作溫度、雜散電容、激勵功率等參數的變化而發生變化,在這種情況之下,合格的晶振會保持在正常頻率范圍內工作,不會造成芯片接收時鐘信號的任何異常,但劣質不合格晶振則不同。

    不合格劣質晶振產生原因:制程不達標,造成晶振內部存有雜質(如灰塵、銀屑、水蒸氣等)、鍍銀偏離、鍍銀層出現裂痕、石英晶片缺角等,不良品49S晶振解剖圖所示如下(由高倍顯微鏡拍攝):

    劣質不合格晶振參數異常及對電路影響(含晶振不良品解剖圖)

     

    ?Equivalent Circuit of a Crystal Unit晶振等效電路圖如下:

    劣質不合格晶振參數異常及對電路影響(含晶振不良品解剖圖)

    • C0靜電容(shunt capacitance):指以石英晶體為介質,由兩個電極形成的電容,也稱為石英晶體諧振器的并聯電容。換句話說,它相當于以石英晶片為介質、以兩電極為極板的平板電容器的電容量和支架電容、引線電容的總和。
    • R1阻抗(series resistance): 等效石英晶片產生機械形變時材料的能耗
    • C1動態電容( motional capacitance):反映其材料的剛性
    • L1動態電感(motional inductance):大體反映石英晶片的質量

    劣質不合格晶振參數異常主要體現在以下四點:

    • DLD2:當不同的功率驅動晶振時,所得之最大阻抗與最小阻抗之差。DLD2越小越好,當晶振制程受污染時,DLD2值會偏高,導致時振與時不振現象。
    • RR諧振電阻:越小越好,過大造成晶振起振困難、電路不穩定。合格的晶振設計應在 ESR與C0值之間取得平衡。
    • FDLD2:指 不同驅動功率下,F最大與F最小的差值。FDLD2越小越好。FDLD2不良主要原因為制造污染不良,導致時振時不振,造成休眠晶振。
    • SPDB: 寄生信號強度與主信號強度比值。SPDB越大越好,如果太小就有可能造成開機時晶振直接頻偏,調整外接電容的大小也無法改善?;蛘哌^烤機之后(溫度變化之后)頻偏,冷卻或者重啟晶振又出現恢復正常工作現象。SPDB <-3dB 為最低要求,以避免晶振輸出不需要的副波頻率,導致系統紊亂。
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