在有源晶振的電路應用中，我們該如何盡量避免其對電源的干擾呢？

建議如下：

PCB設計：

1、晶振外殼接地設計，目的是防止晶振信號的向外輻射，同時屏蔽外來雜波干擾。

2、晶振所在層鋪地設計，目的是防止晶振信號干擾其它層。

3、建議晶振下面不要布線，其周圍5毫米范圍內不要設計布線及安置其它電子元件。

4、建議不要在電路板邊緣設計安置晶振，以防止短路。另外，若晶振位于電路板較邊緣的位置，晶振與參考接地板的電場會被PCB板的GND分割，造成參考接地板電場大大減小。

5、建議時鐘信號線越短越好。

有源晶振EMC設計，如下圖所示：

1、晶振電源去耦非常重要，建議加磁珠，去耦電容選兩到三個，容值遞減。

2、晶振時鐘信號輸出腳位加匹配電阻，具體匹配阻值基于實測結果而定。

3、預留的電容C1電容值要小，目的是構成一級低通濾波。請根據具體測試結果選擇電阻及電容。

注：

• R1為預留匹配設計，可根據實測情況進行調整或更換磁珠。
• C1為預留設計，可根據實際情況增加或調整。